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[发明专利]可切换锁相环电路-CN200610144502.7有效
发明人：迈克尔·德雷克斯勒;拉尔夫－德特勒夫·谢弗 -专利权人：汤姆森特许公司
申请日： 2006-11-08 - 公布日： 2007-05-16 - 主分类号： H03L7/08 文献下载
摘要：一种电子电路，包括第一和第二PLL级(PLL1、PLL2)，依赖于PLL电路中第一PLL电路到输入信号(IN)的锁定，其可以切换为并联或串联。当并联时，只有第二PLL电路(PLL2)有效地提供时钟信号到电子电路的输出。第一PLL电路(PLL1)继续设法锁定到输入信号(IN)。锁定检测器(LD)监控第一PLL电路(PLL1)到输入(IN)的锁定状态，并且在锁定时，设置开关(S1、S2)以耦合第一PLL电路(PLL1)的输出到第二PLL电路(PLL2)的输入，和耦合第二PLL电路(PLL2)的输出到第一PLL电路(PLL1)的输入。
切换锁相环电路

[发明专利]用于调准远程装置的时钟同步器-CN201410426113.8有效
发明人：乔斯·沃林邓;雷默克·科内利斯·荷曼·范德贝克 -专利权人：恩智浦有限公司
申请日： 2014-08-26 - 公布日： 2018-05-25 - 主分类号： H03L7/099 文献下载
摘要：本公开的各个方面涉及包括第一锁相环(PLL)电路和第二PLL电路的设备和方法。第一PLL电路接收载波信号，所述载波信号从非同步装置在通信信道上传输，并且产生PLL‑PLL控制信号。第二PLL电路接收稳定的基准振荡信号，并且响应于对频率偏移加以表示的PLL‑PLL控制信号，调节第二PLL电路的分数分频比。第一PLL电路和第二PLL电路配置为产生与载波信号同步的输出频率信号。
载波信号基准振荡信号非同步装置时钟同步器分数分频频率偏移输出频率通信信道远程装置锁相环同步的调准电路传输响应配置

[发明专利]具有双重锁相环的时钟产生电路-CN201510172434.4有效
发明人：阿卜杜拉蒂夫·埃尔莫兹尼内;帕特里克·T·克兰西 -专利权人： QORVO美国公司
申请日： 2015-04-13 - 公布日： 2020-03-31 - 主分类号： H03L7/099 文献下载
摘要：实施例提供了具有第一锁相环(PLL)和第二PLL的时钟产生电路，该第一PLL和第二PLL彼此并联耦接并且接收相同的反馈信号。该第一PLL和第二PLL生成各自的输出信号，该输出信号进行组合以生成输出时钟信号。输出时钟信号的变体可以被传递返回至第一PLL和第二PLL作为反馈信号。在一些实施例中，第二PLL可以包括在第一PLL已锁定之后选择性地使第二PLL闭合的开关。在一些实施例中，第二PLL可以包括体声波(BAW)压控振荡器(VCO)以及第一PLL可以包括不同类型的VCO。
具有双重锁相环时钟产生电路

[发明专利]数字锁相环内部的杂波频率估计-CN201780090196.X在审
发明人：罗特姆·雅维维;迈克尔·肯纳;亚尔·达加尼 -专利权人：英特尔公司
申请日： 2017-05-31 - 公布日： 2019-12-27 - 主分类号： H03L7/093 文献下载
摘要：提供了被配置为消除锁相环(PLL)系统中的杂波的系统和方法。被配置为消除PLL系统中的杂波的方法包括：从PLL系统接收PLL信号；基于接收到的PLL信号确定接收到的PLL信号中的杂波的估计杂波频率；以及基于估计杂波频率消除接收到的PLL信号中的杂波。
杂波频率消除系统接收锁相环配置

[发明专利]数模混合锁相环-CN201210188718.9在审
发明人： K·Q·恩古因;付洁;朱潇挺 -专利权人：美国亚德诺半导体公司
申请日： 2012-06-08 - 公布日： 2012-12-12 - 主分类号： H03L7/091 文献下载
摘要：数字PLL可以与模拟PLL组合从而当初始基准时钟信号太低而不能维持模拟PLL中的稳定性时数字PLL的输出在高到足以维持模拟PLL中的稳定性的频率。数字PLL可以包括缩放电路，诸如在PLL的反馈路径中的分频器，以从较低频率的基准输入信号生成较高频率的输出信号。数字PLL还可以使用芯片上自由振荡式环形振荡器作为用于数字PLL引擎的时钟。
数模混合锁相环

[发明专利]数模混合锁相环-CN201710387160.X在审
发明人： K·Q·恩古因;付洁;朱潇挺 -专利权人：美国亚德诺半导体公司
申请日： 2012-06-08 - 公布日： 2017-09-29 - 主分类号： H03L7/099 文献下载
摘要：数字PLL可以与模拟PLL组合从而当初始基准时钟信号太低而不能维持模拟PLL中的稳定性时数字PLL的输出在高到足以维持模拟PLL中的稳定性的频率。数字PLL可以包括缩放电路，诸如在PLL的反馈路径中的分频器，以从较低频率的基准输入信号生成较高频率的输出信号。数字PLL还可以使用芯片上自由振荡式环形振荡器作为用于数字PLL引擎的时钟。
数模混合锁相环

[实用新型]一种基于DDS与PLL的新型X波段频率合成器-CN201320666056.1有效
发明人：易先林;陈以辉 -专利权人：海华电子企业（中国）有限公司
申请日： 2013-10-25 - 公布日： 2014-06-04 - 主分类号： H03L7/08 文献下载
摘要：本实用新型公开了一种基于DDS与PLL的新型X波段频率合成器，包括PLL参考源产生装置、PLL装置和控制装置，所述控制装置分别与PLL参考源产生装置、PLL装置连接，所述PLL参考源产生装置包括DDS芯片器件和LC滤波器，所述DDS芯片器件通过LC滤波器与PLL装置连接。本实用新型结合DDS和PLL的优点，实现了具有频率捷变速度快、输出频率高、频谱纯度高以及实现简单等优点的X波段频率合成器。
一种基于 dds pll 新型波段频率合成器

[发明专利]具有锁状态控制的调频连续波雷达水准仪-CN201310173095.2有效
发明人：米卡埃尔·克列曼;安德斯·伊尔斯科格 -专利权人：罗斯蒙特储罐雷达股份公司
申请日： 2013-05-10 - 公布日： 2018-10-02 - 主分类号： G01F23/284 文献下载
摘要：根据本发明的雷达水准仪系统包括用于生成输出信号的PLL电路。PLL电路配置成指示PLL电路的锁状态，并且信号修改电路连接到PLL电路，用于接收输出信号，并且用于修改输出信号的至少一个性质以便形成传输信号。信号修改电路被布置并配置成接收指示PLL电路的锁状态的PLL状态信号，并且响应于指示PLL电路处于锁定状态的PLL状态信号而修改输出信号的至少一个性质。
具有状态控制调频连续雷达水准仪

[发明专利]中心调整时改变PLL的环路带宽的数字卫星广播接收机-CN98104430.1无效
发明人：池田仁 -专利权人：夏普公司
申请日： 1998-02-13 - 公布日： 1998-08-26 - 主分类号： H04L27/22 文献下载
摘要：一种数字卫星广播接收机,包含选台电路,具有选台PLL;载波再生电路,具有载波再生PLL;切换电路,切换选台PLL的环路带宽;控制电路,在中心调整时,控制切换电路,使选台PLL电路的环路带宽变窄。也可以将载波再生PLL的环路带宽暂时变宽。该接收机的中心调整方法包含以下步骤使选台PLL的环路带宽变窄;改变选台PLL的同步频率,使得由解调信号得到的载波偏移量降至最小;使选台PLL的环路带宽变宽。
中心调整改变 pll 环路带宽数字卫星广播接收机

[实用新型]具有锁状态控制的调频连续波雷达水准仪-CN201320255267.6有效
发明人：米卡埃尔·克列曼;安德斯·伊尔斯科格 -专利权人：罗斯蒙特储罐雷达股份公司
申请日： 2013-05-10 - 公布日： 2013-11-13 - 主分类号： G01F23/284 文献下载
摘要：根据本实用新型的雷达水准仪系统包括用于生成输出信号的PLL电路。PLL电路配置成指示PLL电路的锁状态，并且信号修改电路连接到PLL电路，用于接收输出信号，并且用于修改输出信号的至少一个性质以便形成传输信号。信号修改电路被布置并配置成接收指示PLL电路的锁状态的PLL状态信号，并且响应于指示PLL电路处于锁定状态的PLL状态信号而修改输出信号的至少一个性质。
具有状态控制调频连续雷达水准仪

[发明专利]具有倍频器的锁相环及构造锁相环的方法-CN201210407861.2有效
发明人：周楙轩 -专利权人：台湾积体电路制造股份有限公司
申请日： 2012-10-23 - 公布日： 2013-10-30 - 主分类号： H03L7/085 文献下载
摘要：一种锁相环(PLL)电路包括倍频器和分数-N型PLL。倍频器的时钟输出端电连接至分数-N型PLL的时钟输入端。PLL的倍频器的环路带宽小于PLL的分数-N型PLL的环路带宽。
具有倍频器锁相环构造方法

[发明专利]通信系统中的锁相环切换-CN201780094336.0在审
发明人：罗伊·阿梅尔;伊然·西格夫;撒赫尔·格罗斯 -专利权人：英特尔IP公司
申请日： 2017-09-29 - 公布日： 2020-05-01 - 主分类号： H04L27/227 文献下载
摘要：一种装置包括基带处理器，其被配置为接收用第一锁相环(PLL)解调的第一无线局域网(WLAN)信号的数字样本。基带处理器被配置为确定是否从使用第一PLL解调第一WLAN信号切换到使用第二PLL解调第一WLAN信号。装置还包括选择电路，其被耦合到第一PLL和第二PLL。选择电路被配置为基于所述确定从第一PLL切换到第二PLL。基带处理器被配置为接收用第二PLL解调第一WLAN信号的附加数字样本。
通信系统中的锁相环切换

[发明专利]图像信号接收装置相位同步电路及其方法-CN89107006.0无效
发明人：平尾义周;细矢信和 -专利权人：三洋电机株式会社
申请日： 1989-09-02 - 公布日： 1993-05-26 - 主分类号： H04N5/12 文献下载
摘要：一种为取出与图像信号中水平同步信号锁相信号的相位同步电路及其方法包括具有多个同步范围和抗干扰特性的第一PLL，和具有单一输出特性和一个同步范围的第二PLL，水平同步信号通过带通滤波器送给第二PLL，且直接送给第一PLL，第一PLL和第二PLL共用电压控制型振荡器和分频器，以及检测出分频电路输出和水平同步信号是否同步的电路，和据此检测电路输出使第一PLL和第二PLL中任一个激活的开关电路。
图像信号接收装置相位同步电路及其方法

[发明专利]下采样锁相环SS-PLL锁定获取的自动搜索的装置和方法-CN202010075439.6有效
发明人：左永荣;姚智伟;吴王华 -专利权人：三星电子株式会社
申请日： 2020-01-22 - 公布日： 2022-07-29 - 主分类号： H03L7/08 文献下载
摘要：所述装置包括锁相环(PLL)，被配置为生成参考信号；下采样PLL(SS‑PLL)，连接到所述PLL并被配置为对所述参考信号进行下采样；第一预充电电路，连接到所述SS‑PLL并被配置为允许所述SS‑PLL
采样锁相环 ss pll 锁定获取自动搜索装置方法

[发明专利]一种网元主备倒换时钟对齐方法、主板、备板及网元设备-CN201910944778.0在审
发明人：方汉方 -专利权人：中兴通讯股份有限公司
申请日： 2019-09-30 - 公布日： 2021-03-30 - 主分类号： H04W24/02 文献下载
摘要：本发明实施例提供一种网元主备倒换时钟对齐方法、主板、备板及网元设备，主板包括第一SETS芯片、分别与第一SETS芯片连接的第一PLL、第四PLL；备板包括第二SETS芯片、分别与第二SETS芯片连接的第二PLL、第三PLL；主板的第一PLL下发调制后的基于第一SETS芯片产生的主板时钟信号，经背板发送至备板，备板的第二PLL解调出主板时钟信号给第二SETS芯片，通过第三PLL将调制后的备板时钟信号回送给主板第四PLL，进而主板第一PLL对主板时钟信号和第四PLL解调的备板时钟信号进行鉴相，最后在备板上相位补偿；通过调制环回测量实现路径延时实时高精度测量，保证主备在任何场景下的时钟时间高精度。
一种网元主备倒换时钟对齐方法主板设备

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